Physikalisches Design, DFT & DFM Dienstleistungen | Schlüsselfertige Silizium-Lösungen
Untere Geometriespezialisten
Mit einem bewährten physikalischen Design-Flow (RTL to GDSII, DFT, DFM), Methoden und engagierten Fachleuten hat eInfochips vielen Kunden einen schlüsselfertigen Silizium-Design-Service für erfolgreiche Silizium-Tape-outs geboten. Wir waren das erste Ingenieursdienstleistungsunternehmen, das mehrere 16-nm-SoCs entwickelt hat, und haben mehrere ASICs mit 7-nm-, 5-nm- und 3-nm-ASIC-Technologieknoten entwickelt. Diese SoCs haben 300 bis 500 Millionen Gates (~25*25 mm) und wurden mit dem Fokus auf Energie-, Leistungs- und Flächenanforderungen (PPA) entwickelt.
Wir haben mehrere Tape-outs an führende Foundries wie TSMC, UMC, GF, Toshiba, TI und SMIC geliefert. Wir bieten auch DFM (Design for Manufacturability)/DFT (Design for Testing) und schlüsselfertige Silizium-Designs für Start-ups und Tier-2-Unternehmen.
Warum eInfochips für Physikalisches Design, DFT & DFM Dienstleistungen | Schlüsselfertige Silizium-Lösungen
400+ über 180nm bis 3nm Technologieknoten
Erstes Ingenieurdienstleistungsunternehmen, das mehrere 16nm-SoCs tapeoutet:
-300 bis 500 Millionen Gates
-Große Die-Größe (~25*25 mm)
-200 Watt Leistungsaufnahme
Erfahrung mit RISC-V-Kern, IP-Integration und Härtung
DFT-Dienstleistungen - von der Architektur bis zum Silizium-Turn-on; flexibles DFT-Engagement-Modell von der DFT-Architektur bis zum Silizium-Turn-on; mehr als 40 erfolgreiche ASIC/SoC DFT-DFM-Silizium-Einführungen
Von Gartner auf Platz 1 für Chipdesign-Dienstleistungen weltweit gesetzt
Weltbestes Verifikations-Know-how
Design-Layout und RTL-to-GDSII-Dienstleistungen
- RTL zu GDSII Implementierung
- IP (DDR/UCI/HBM) Härtungs-Signoff-Dienste - statische Timing-Analyse (STA), physikalische Verifizierung, Leistungsanalyse/Fixing
- Technologie- und Fabrikmigration
- Analoges Layout und Validierung
- Architekt, Methodik und Ablauf
- Hierarchisches Einfügen von Scans & ATPG
- Speicher-BIST, LBIST JTAG/TAP-Implementierung
- DFT-Experte mit niedrigem Stromverbrauch und geringer Pinanzahl
- Testvektor-Fehlerbehebung und Fehleranalyse
- DFT-Abnahme: Testabdeckung, DFT-Bereich, Testzeit und ATE-Speicher
- ATE-Testprogrammerstellung
- Wafer-/Gehäusetest und Charakterisierung
- Analyse der Ausbeute
Märkte, die wir mit schlüsselfertigen Silizium-Designdienstleistungen bedienen
Networking-Anwendung
Design für Testbarkeit für einen Hochgeschwindigkeits-Gigabit-Ethernet-Controller für Netzwerke
Märkte, die wir mit schlüsselfertigen Silizium-Designdienstleistungen bedienen
Vernetzung
AI
Verbraucher
Avionik
Automobilindustrie
