100G-Ethernet-Verifizierungs-IP (VIP)
Umfassende MAC-to-PCS-Protokollvalidierungslösung - entwickelt von eInfochips
Das 100G Ethernet Verification IP (VIP) von eInfochips bietet eine robuste und leistungsstarke Lösung für die Validierung des kritischen MAC-to-PCS-Datenpfads in 100-Gigabit-Ethernet-Systemen. Das VIP wurde entwickelt, um die Einhaltung von Protokollen zu gewährleisten und erleichtert die Generierung, die Übertragung, den Empfang und die Überwachung verschiedener Ethernet-MAC-Frame-Typen, während es gleichzeitig IEEE 802.3ba und verwandte Standards einhält. Unabhängig davon, ob Sie an der Verifizierung auf IP-, Subsystem- oder SoC-Ebene arbeiten, ist dieses VIP die ideale Lösung für umfassende Ethernet-Tests.
Wesentliche Merkmale
End-to-End-Visibilität und Kontrolle
Das 100G-Ethernet-VIP bietet vollständige Transparenz über die Physical Coding Sublayer (PCS) und gewährleistet eine präzise Validierung der Kodierung, der Lane-Verteilung, der Synchronisierung und der Ausrichtung, bevor die Daten die PMA/PMD-Schichten erreichen.
Breite MAC-Frame-Unterstützung
- Standard-Ethernet-Rahmen (64-1518 Bytes)
- Jumbo-Frames (bis zu 9K Bytes)
- VLAN-getaggte und doppelt getaggte (Q-in-Q) Rahmen
- Pausen- und Kontrollrahmen
- Benutzerdefinierte und fehlerinjizierte Rahmen für Stresstests
Erweiterte Fehlerinjektion und Wiederherstellung
Simulieren Sie reale Fehlerszenarien mit Funktionen zur Fehlerinjektion, z. B. Beschädigung des Sync-Headers, Lane-Missalignment, Block-Disparität und Lane-Skew. Validieren Sie die Fehlerbehebungslogik Ihres Systems, um die Zuverlässigkeit unter Stressbedingungen zu gewährleisten.
Modulare Architektur für nahtlose Integration
Der 100G-Ethernet-VIP basiert auf einer SystemVerilog-Grundlage und folgt der UVM 1.2-Methodik, was eine flexible, modulare Architektur ermöglicht. Zu den wichtigsten Komponenten gehören:
- Sequencer & Sequenz-Bibliothek: Erzeugt randomisierten und gerichteten MAC-Rahmenverkehr
- Treiber (Transmitter): Konvertiert MAC-Frames in kodierte PCS-Blöcke
- Monitor (Empfänger): Erfasst und validiert PCS-ausgerichtete Daten und rekonstruiert MAC-Rahmen
- Error Injection Engine: Ermöglicht Fehler wie beschädigte Sync-Header und falsche Spurausrichtung
- Assertions & Coverage Collectors: Gewährleistet die funktionale Abdeckung für eine gründliche Validierung
Durch diesen mehrschichtigen Aufbau kann das VIP als Sender, Empfänger oder passiver Monitor fungieren und an verschiedene Prüfumgebungen angepasst werden.
Erweiterte Validierungsfähigkeiten
Umfassende Protokollprüfung
- 64b/66b Kodierung und Dekodierung
- Bitfehlerrate (BER) Injektion
- Elastisches Puffer- und Lane Alignment FIFO-Verhalten
- Erzeugung von PRBS-Mustern
- FEC-Umgehung/Fehlerinjektion
- Echtzeit-Fehlerüberwachung und Validierung der Fehlerbehebung
Flexible Prüfmodi
- Unterstützt Tests in aktiven, passiven und gemischten Topologien und bietet nahtlose Integration für Loopback- und Konformitätstests.
Liefergegenstände
- 100G Ethernet VIP SystemVerilog Quellcode
- UVM-konforme Testbench-Komponenten
- Benutzerhandbuch und Versionshinweise
- Testplan und Sanity-Test-Fälle
- Deckungsplan
- Beispielhafte Verifizierungsumgebung
- Unbedenklichkeitsprüfungen zur schnellen Einrichtung und Überprüfung
- Beispielkonfigurationen für aktive, passive und gemischte Topologien
Anwendungsfälle
- Validierung von Ethernet MAC/PCS auf IP- und SoC-Ebene
- Belastungs- und Robustheitstests mit Fehlerinjektion
- Corner-Case-Tests mit missgebildeten oder nicht spezifizierten MAC-Frames
- Überprüfung der Fahrspurausrichtung und des Versatzes
- Prüfung der PCS-Codierungs-/Decodierungsgenauigkeit
Warum sollten Sie sich für das 100G Ethernet VIP von eInfochips entscheiden?
IEEE 802.3ba-Konformität
Stellt sicher, dass Ihr Design die höchsten Standards der Ethernet-Leistung erfüllt.
Hohe Anpassungsfähigkeit
Passen Sie das VIP mit konfigurierbaren Fahrbahnparametern, Verkehrsprofilen und Einspritzmodi an Ihre spezifischen Projektanforderungen an.
Nahtlose Integration
Vollständig kompatibel mit UVM 1.2 und geeignet für den Einsatz in IP-, Subsystem- oder SoC-Level-Testbenches.
Leistungsstarke Fehlersimulation
Umfassende Unterstützung für Stresstests mit fortschrittlichen Fehlerinjektions- und Fehlerbehebungsmechanismen.
