物理設計、DFTおよびDFMサービス｜シリコン ターンキー ソリューション シリコン・ターンキー・ソリューション
下部ジオメトリーのスペシャリスト
実績のあるフィジカル設計フロー（RTLからGDSII、DFT、DFM）、メソドロジ、そして専任のサブジェクト・マター・エキスパートにより、eInfochipsは多くのお客様にシリコン・ターンキー設計サービスを提供し、シリコン・テープアウトを成功に導いてきました。当社は複数の16nm SoCをテープアウトした最初のエンジニアリングサービス会社であり、7nm、5nm、3nmのASICテクノロジノードで複数のASICをテープアウトしてきました。これらのSoCは3億～5億ゲート（～25*25 mm）で、電力、性能、面積の要件（PPA）に焦点を当てて開発されました。
TSMC、UMC、GF、東芝、TI、SMICなどの大手ファウンドリに複数のテープアウトを納入しています。また、新興企業やTier-2企業向けに、DFM（製造可能性設計）/DFT（テスト用設計）およびシリコン・ターンキー設計サービスも提供しています。
eInfochipsが選ばれる理由 物理設計、DFT、DFMサービス シリコン・ターンキー・ソリューション
180nmから3nmのテクノロジー・ノード全体で400以上
複数の16nm SoCをテープアウトした初のエンジニアリング・サービス企業。
-3億～5億ゲート
-大型ダイ・サイズ（～25*25 mm）
-200ワットの消費電力。
RISC-Vコア、IPインテグレーション、ハードニングの経験
DFTサービス - アーキテクチャからシリコン・ターンオンまで; DFTアーキテクチャからシリコン・ターンオンまでの柔軟なDFTエンゲージメント・モデル; 40を超えるASIC/SoC DFT-DFMシリコン・ブローアップの成功実績
ガートナー社によるチップ・デザイン・サービスで世界第1位
世界最高の検証ノウハウ
デザインレイアウトとRTLからGDSIIへのサービス
フィジカル・デザイン
- RTLからGDSIIへの実装
- IP（DDR/UCI/HBM）のハードニング・サインオフ・サービス-スタティック・タイミング解析（STA）、フィジカル検証、パワー解析/修正
- テクノロジーと工場移転
- アナログのレイアウトと検証
離散フーリエ変換
- アーキテクト、方法論、フロー
- 階層的スキャン挿入とATPG
- メモリBIST、LBIST JTAG/TAP実装
- 低消費電力、低ピン数のDFTエキスパート
- テストベクターデバッグと故障解析
- DFTサインオフ：テストカバレッジ、DFTエリア、テストタイミング、ATEメモリ
ATEテスト
- ATEテストプログラム作成
- ウェハ/パッケージのテストと特性評価
- 収量分析
シリコン・ターンキー・デザイン・サービスの対象市場
ネットワーキング
AI
消費者
航空電子工学
自動車
