Conception physique et DFT
Services de DFT, DFM et de conception physique | Solutions clé en main de silicium
Spécialistes de la géométrie inférieure
Avec un flux de conception physique éprouvé (RTL vers GDSII, DFT, DFM), des méthodologies et des experts dédiés, eInfochips a fourni un service de conception clé en main de silicium à de nombreux clients pour des tape-out de silicium réussies. Nous avons été la 1ère société de services d’ingénierie à publier plusieurs SoC 16 nm et à l’heure actuelle, nous travaillons sur un nœud technologique ASIC 10 nm et 7 nm. Ces SoC ont de 300 millions à 500 millions de portes (~25*25 mm) et ont été développées dans le but de réduire la taille et la puissance de la matrice.
De plus, nous avons récemment commencé à travailler sur 5 nm. Nous avons livré plusieurs tape-out aux principales fonderies, notamment TSMC, UMC, GF, Toshiba, TI et SMIC. Nous proposons également des services de conception clé en main DFM (Conception pour la fabricabilité)/DFT (Conception pour la testabilité) et silicone pour les startups et les entreprises de niveau 2.
Pourquoi choisir eInfochips pour des services de la spécification au silicium ?
Propriété complète des solutions clés en main de silicium : plus de 100 tape-out en silicone de 180 à 16 nm
Première société de services d’ingénierie à enregistrer plusieurs SoC 16 nm avec : –
-300 to 500 million gates
-Grande taille de matrice (~25*25 mm)
-Consommation électrique de 200 Watts
-Grande taille de matrice (~25*25 mm)
-Consommation électrique de 200 Watts
Modèle d’engagement DFT souple allant de l’architecture DFT jusqu’à l’activation du silicium
Plus de 40 réussites de silicium ASIC/SoC DFT-DFM
Services de mise en page de conception et de RTL vers GDSII
- Synthèse RTL, synthèse physique
- Services de test DFM/DFT, génération automatiques de scénarios de tests et classification des défauts
- Planification d’étages et partitionnement hiérarchiques
- Lieu et itinéraire, synthèse d’arbre d’horloge personnalisée, analyse d’intégrité du signal
- Services d’approbation – Alimentation/EM/IR/Bruit, analyse temporelle statique avec variation sur puce (OCV), vérification physique
- Stratégie structurelle et DFT ad hoc
- Architecture DFT – SCAN, MBIST, LBIST, génération automatiques de scénarios de tests, partitionnement plat/hiérarchique, Balayage périphérique
- Développement de programme de test – Implémentation et validation de conception du modèle de défaillance, amélioration de la qualité du programme et liste de contrôle
- Prise en charge des tests de fiabilité au niveau des plaquettes, des matrices et des packages
- Support clé en main pour le silicium, analyse et amélioration du rendement
Q&R sur les méthodologies de conception physique et de vérification
1. Quel est le besoin de conception pour la testabilité (DFT) dans l’intégration à très grande échelle ?
Les deux principales raisons qui expliquent le besoin de DFT dans l’intégration à très grande échelle sont la productivité et la qualité. La productivité comprend :
Un délai de mise en marché plus rapide et plus rapide, des règles et cycles de vérification de conception réduits, un coût de conception réduit. La qualité comprend : une réduction des défauts par million (DPM), une amélioration des tests de qualité et du fonctionnement.
2. Qu’est-ce que le contrôle des règles de conception (DRC) ?
DRC est un processus dans lequel la base de données entière de conception physique est vérifiée par rapport aux règles de conception. Le plan de conception doit respecter les normes définies par la fonderie pour la fabricabilité. Le DRC a été introduit car la technologie de conception à géométrie inférieure a évolué vigoureusement. Pour comprendre comment les vérifications des règles de conception sont appliquées à la technologie de nœud 28 nm : https://goo.gl/afrNKd
