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Les assertions System Verilog simplifiées
L'« Assertion abstraite » est une fonctionnalité très puissante du langage HVL (Hardware Verification Language) de System Verilog. De nos jours,
Smit Patel
20 novembre 2018
Smit Patel occupe le poste d'ingénieur chez eInfochips, une société du groupe Arrow. Il possède près de trois ans d'expérience dans la vérification de la conception d'ASIC et a participé à des projets de vérification dans le domaine des équipements de test automatiques (ATE). Il dispose également d'une expérience pratique en matière de vérification fonctionnelle et de vérification basée sur la méthode SVA.
L'« Assertion abstraite » est une fonctionnalité très puissante du langage HVL (Hardware Verification Language) de System Verilog. De nos jours,
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